一、引述

隨著通信技術的不斷發展，為適應通信帶寬不斷擴大的需要，在網絡設備中，總線（Bus）技術相應也在不斷地更新，從最流行的并行總線PCI以及他們的擴展，到目前超高速串行總線的出現，無一不是為了滿足通信系統的帶寬需求。所謂總線（BUS）是一種描述電子信號傳輸線路的結構形式，是一類信號線的集合，是子系統間傳輸信息的公共通道。通過總線能使整個系統內各部件之間的信息進行傳輸、交換、共享和邏輯控制等功能。其廣泛地應用于通信設備，最早特別是使用在計算機內，用于數據的傳輸。

總線技術的開發始于上個世紀九十年代初的英特爾，1992年6月22日，英特爾發表PCI 1.0標準。PCI即外部鏈接（Peripheral Component Interconnect）標準，或稱個人計算機接口（Personal Computer Interface），通常稱為PCI，是一種連接計算機主板和外部設備的總線標準。根據PCI總線數據的傳輸方式的不同，分為并行總線和串行總線。顯然并行總線的數據傳輸效率要高于串行總線，但制作成本較高，而串行總線需要一對傳輸線就可傳輸數據了。隨著信號頻率的提高，并行總線由于自身缺陷，已經不適合進行高速傳輸，高速串行點對點連接將代替傳統的并行接口。這里結合中興通信的數據通信產品（ZXR10）中應用，簡單的介紹幾種數據通信總線技術。

二、關于系統同步并行總線

“古老的”PCI總線系列，包括PCI-X和Compact PCI以及POS-PHY Level 2/3等都是系統同步并行總線。系統同步一般又包括兩種總線應用方式：共享式和點到點式。PCI總線就是典型的共享式系統同步并行總線，最多可以8~10個設備共享同一個PCI總線，而POS-PHY Level 2/3則是典型的點到點式系統同步并行總線。

1、系統同步并行總線的應用模式

系統同步共享并行總線應用模式。典型系統同步共享并行總線標準有PCI、PCI-X和Compact PCI，由于采用系統同步方式，而且是共享并行總線形式，總線時鐘頻率受到很大限制。系統同步共享并行總線應用模式如下圖2-1所示。一般典型的時鐘頻率為33MHz或66MHz，總線帶寬在1Gb/s~4.2Gb/s之間。ZXR10 GAR通用接入路由器中采用的就是這種系統同步共享式并行總線應用方式。

圖 2-1：系統同步共享并行總線應用模式

系統同步點到點并行總線應用模式。典型系統同步點到點并行總線標準有POS-PHY L2/L3、Utopia L2/L3和SPI-3等，由于采用系統同步方式，點到點的并行總線形式，總線時鐘頻率比共享式并行總線有所提高，一般典型的時鐘頻率可以到104MHz或133MHz，總線帶寬在3.2Gb/s～6.4Gb/s之間。ZXR10 T64/T128電信級高端路由器中線卡和接口卡之間采用的就是這種點到點的并行總線應用方式。

2、系統同步并行總線時序分析

信號輸出時延。信號輸出時延（Tco）是指時鐘觸發開始到有效數據輸出的器件內部所有時延的總和，通常包含緩沖延遲和內部邏輯延遲。通常，確定Tco的方法是在緩沖輸出的末端直接連一個測量負載，最常見的是50Ω的電阻或者30pF的電容，然后測量負載上的信號電壓達到一定電平的時間，這個電平稱為測試電平（單位：Vms），一般是信號穩定電平的一半。如圖2-2-1所示。

圖 2-2-1：Tco和緩沖時延的測定

平均飛行時間。信號經發送端驅動后，就要經過傳輸線到達接收終端，信號在傳輸線上的傳輸的時延我們稱為傳播延遲，它只和傳輸線長度有關，但設計中卻不能只考慮傳播延遲這個參數，還要考慮飛行時間（Flight Time）參數，包括最大飛行（Max Flight Time）和最小飛行時間（Min Flight Time）。關于飛行時間的描述詳見下表2-2-2。

表 2-2-2：關于飛行時間的描述

建立時間和保持時間。信號經過傳輸線到達接收端之后，就牽涉到建立時間和保持時間這兩個時序參數，它們是接收器本身的特性，表征了時鐘邊沿觸發時數據需要在入端持續的時間。通俗地說，時鐘信號來的時候，要求數據必須已經存在一段時間，這就是器件需要的建立時間（T_setup），而時鐘邊沿觸發后數據必須要繼續保持一段時間，以便能穩定地讀取，這就是器件需要的保持時間（T_hold）。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

抖動和相差。系統時序設計中對時鐘信號的要求是非常嚴格的，因為我們所有的時序計算都是以恒定的時鐘信號為基準。但實際中時鐘信號往往不可能總是老出現抖動（Jitter）和偏移（Skew）問題。所謂抖動，就是指兩個時鐘周期之間存在的差值，這個誤差是在時鐘發生器內部產生的，晶振或者相位同步邏輯(PLL)布線對其沒有影響，如下圖2-4所示。除此之外，還有一種由于周期內信號的占空比發生變化而引起的抖動，稱之為半周期抖動。總的來說，抖動可以是信號本身在傳輸過程中的一些偶然和不定的變化之總和。

圖 2-2-4：時鐘抖動示意圖

時鐘相差（Skew）是指兩個相同的系統時鐘之間的偏移。它表現的形式是多種多樣的，既可以是時鐘驅動器的多個輸出之間的偏移，也可以是由于傳輸線長度不一致造成的接收端和驅動端時鐘信號之間的偏移。

3、系統同步并行總線系統的缺陷

對于硬件設計工程師來說，保證足夠穩定的系統時序最有效的途徑就是盡量減小時鐘偏移（T_skew）、時鐘抖動（T_jitter）和信號傳輸的飛行時間（T_delay），Tco是器件本身固有特征，它和芯片本身的性能有關。實際中經常采取的措施就是嚴格控制時鐘和數據的走線長度，調整合理的拓補結構，并盡可能減少信號完整性帶來的影響。下表2-3給出了人們針對其缺陷因素及其對策。

表 2-3：系統同步并行總線系統的缺陷及其對策

三、關于源同步并行總線

隨著通信系統對帶寬需求的增長，根據系統同步并行總線的時序分析，由于其時鐘頻率限制，系統同步并行總線已經不能滿足要求，因此重點已集中在源同步標準總線，此類總線采用多個低壓差分信號支持太比特（Terabit）級總帶寬。在源同步設計中，時鐘和數據通過電路板上的不同線路傳輸，但要求它們要同時到達接收器。RapidIO、HyperTransport、SPI-4/Flexbus4、POS－PHY Level4以及CSIX等其他類似標準一般采用低壓差分信號（LVDS）線對實現點到點式應用方式。

1、源同步并行總線應用模式

典型源同步并行總線標準有CSIX、SPI-4.2（Double）、HyperTransport以及RapidIO等，由于采用源同步方式、點到點的并行總線形式，總線時鐘頻率系統同步并行總線能力有很大提高，理論上時鐘頻率沒有限制，一般實際應用的時鐘頻率在100MHz～331MHz之間，總線帶寬在5Gb/s～16Gb/s之間。ZXR10 T1200電信級超高端路由器和ZXR10 GER電信級高性能路由器中線卡和接口卡之間采用的就是這種源同步方式點到點的并行總線應用形式。

2、源同步并行總線基本結構

下圖3-2是一個基本的源同步時鐘系統的結構示意圖。可以看到，驅動芯片在發送數據信號的同時也產生了選通信號，而接收端的信號脈沖控制數據的讀取，因此，這個選通信號也可以稱為源同步時鐘信號。源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，設計時需要考慮的就是如何保證這兩個信號的飛行時間完全一致。

圖 3-2：源同步時鐘系統結構

3、源同步并行總線時序

源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，因此保證這兩個信號的飛行時間完全一致，即數據/控制信號飛行時間(即T_delay1)和時鐘信號飛行時間(即T_delay2)相等，這樣只要控制在發送端的時序是正確的，那么在接收端就能得到完全正確的時序。整個系統在時序上的穩定性完全體現在數據和選通信號的匹配程度上，包括傳輸延遲的匹配、器件性能的匹配等。只要數據和選通信號傳輸延時保持匹配，而且驅動器件和接收器件性能匹配，那么就可以保證系統的時序絕對正確，而對系統的最高時鐘頻率理論上是沒有任何限制的。

4、源同步并行總線的優勢和缺陷

和普通系統同步并行總線相比，源同步并行總線在PCB布線的設計上更為方便，設計者只需要嚴格保證時鐘線和數據線線長的匹配就行了，而不用太多地考慮信號走線。然而，它也存在有特有的缺陷，具體詳見下表3-4的描述。

表 3-4：源同步并行總線的缺陷

四、關于超高速串行總線

1、超高速串行總線標準

隨著源同步總線設計速度的提高，對于設計人員來說總線設計成為一個非常具有挑戰性的任務，因為設計人員要管理與并行總線實施相關聯的通道與通道畸變、抖動和信號占空比變形等問題，同時還要達到帶寬要求。人們終于認識到源同步并行總線難于實施，從而正逐漸緩慢地轉向采用高速串行I/O。相關高速串行標準詳見下表4-1的描述。PCI Express(3GIO)、Fibre Channel、XAUI、InfiniBand以及RapidIO Serial等其他類似標準一般采用高速串行鏈路（HSSL）線對點到點式應用方式。

表 4-1：相關高速串行標準的描述

2、超高速串行總線應用模式

典型超高速串行總線和源同步并行總線方式相比，超高速串行總線在控制時鐘信號和數據信號偏移（Skew）方面，利用嵌入式時鐘方案來通過同一條信號線同時發送時鐘和數據，從而避免了源同步并行總線中與板級時鐘畸變相關的問題（詳見下圖4-2）。總線時鐘頻率比源同步并行總線有很大提高，一般實際應用的時鐘頻率在2.5GHz~5GHz之間，其采用的差分信號模式的線對不同具有不同的傳輸速率，具體詳見下表4-2。ZXR10 T1200電信級高端路由器中線卡和交換卡之間采用的就是這種超高速點到點的串行總線應用形式。

表 4-2：超高速串行總線達到的傳輸速率

圖 4-2：超高速串行總線應用模式

五、小結

隨著信號頻率的提高，并行總線由于自身缺陷，已經不適合進行高速傳輸，高速串行點對點連接將代替傳統的并行接口；數據交換也不再是簡單地通過驅動電路和并行數據線進行，而是通過特殊的串行高速總線連接。傳統的在一條總線上同時掛載多個設備的模式已經逐漸消亡，總線功能被一個集中式的交換模塊取代。而交換模塊和各個設備都是通過高速串行點對點的方式進行連接。傳統的并行總線中除數據線外，有相當一部分是用于發出控制和握手信號的控制線。而在高速串行總線中，這些功能和數據集成在了一起，數據和控制信號混合在一起打包進行傳送。當然，技術沒有好壞之分，只有適合與否，尤其是在應用需求日趨多元化的今天，因此在今后一段時間內傳統并行總線和超高速串行總線的發展應該是相輔相成的。

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